Intel ได้เผยว่ายังมีเทคนิคที่สามารถช่วยเพิ่มจำนวนทรานซิสเตอร์ไว้ในชิปได้ไปอีก 50 เท่า แถมยังมีนวัตกรรมอื่นๆ ที่กำเนิดขึ้นมารอแล้ว
กฏของ Moore’s Law กล่าวว่าจำนวนของทรานซิสเตอร์ใน IC จะเพิ่มขึ้น 2 เท่าทุก 2 ปี ซึ่งแนวโน้มก็เป็นอย่างนั้นมาตลอด จนกระทั่งจำนวนเริ่มมากและอัดแน่นจนหลายคนคิดว่า ทฤษฎีนี้อาจจะกำลังจบลง แต่ที่งาน Hot Chips Conference ทาง Raja Koduri หัวหน้าทีมสถาปัตยกรรมของ Intel ชี้ว่าไม่ต้องกังวลไปเพราะยังสามารถเพิ่มจำนวนทรานซิสเตอร์ได้ถึง 50 เท่า ซึ่งคาดว่าจะถูกปล่อยออกมาภายในทศวรรษที่จะถึงนี้

เทคโนโลยีของ Transistor
เพื่อสนับสนุนในทางปฏิบัติให้เกิดขึ้นได้จริง ในปี 2010 เหล่านักวิศวกรรมเผยกระบวนการที่ทำให้ทรานซิสเตอร์เล็กลงคือ FinFET หรือ field-effect transistor ซึ่งยังถูกใช้จนถึงปัจจุบันและทำให้เกิดเทคโนโลยีชิปขนาด 14 และ 10 nm ที่ Koduri เชื่อว่า FinFET ยังมีประสิทธิภาพที่จะทำให้สามารถเพิ่มจำนวนทรานซิสเตอร์ได้อีก 3 เท่าก่อนจะตัน
แต่โชคดีที่ปัจจุบันนักวิจัยก็มีวิธีการใหม่ที่ชื่อ Juntionless nanowire เตรียมไว้แล้ว โดยไอเดียคือวาง Gate 4 ด้านล้อม Channel ขณะเดียวกันฝั่ง FinFET คือการวาง Channel 3 ด้านล้อม Gate ทั้งนี้คาดว่ากว่า nanowire จะใช้ได้จริงก็คงราวปี 2025
ในทางปฏิบัติไม่ได้มีเพียงแค่การทำให้ทรานซิสเตอร์เล็กลงหรือการเพิ่มในแนวราบ (2D) แต่ Koduri เผยว่านักวิจัยยังได้ทำให้เกิดการซ้อนเลเยอร์ในแนวตั้งได้อีก (3D) ซึ่งจะช่วยเพิ่มจำนวนของทรานซิสเตอร์ได้ถึง 4 เท่า ดังนั้นพูดง่ายๆ ว่ายังเร็วเกินไปที่จะตัดใจกับ Moore’s Law รวมไปถึงการเอาแต่รอคอยเทคโนโลยี Quantum หรือ Nanatube Transistor เข้ามาแทน
มีความคิดเห็นจากอดีตหัวหน้าทีมวิศวกรรมซิลิคอนของ Intel ที่ชื่อ Jim Keller เผยว่ามีตัวแปรอีกเป็นร้อยตัวที่ช่วยให้ Moore’s Law เกิดขึ้นได้จริง ซึ่ง 3D Architecture และการออกแบบทรานซิสเตอร์เป็นหนึ่งในนั้น นอกจากนี้ในฝั่งของประสิทธิภาพจริงๆ ยังเกี่ยวข้องด้วยว่าจะพัฒนาซอฟต์แวร์อย่างไรให้ใช้ทรานซิสเตอร์เหล่านั้นได้ทุกตัว “เราอาจทำให้ชิปเร็วขึ้นได้เป็นร้อยเท่าใน 10 ปีต่อจากนี้” — Keller ทิ้งท้าย
อย่างไรก็ดีถึง Intel จะมั่นใจแบบนั้นแต่ก็ดูเหมือนสวนทางกับสถานการณ์ของตนที่ต้องเปิดตัวชิป 7 nm ล่าช้าออกไปอีกครึ่งปี ซึ่งตอนที่เปลี่ยนผ่านระหว่าง 14 nm เป็น 10 nm ก็กินเวลาไปตั้ง 5 ปี